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随着微电子技术的不断发展，单芯片内集成计算机系统已经成为可能，片上系统在最近十多年里得到了飞速发展。在片上系统设计中，芯片的性能、面积、功耗、可测试性、兼容性、可靠性和稳定性等是设计者关注的主要方面。目前，片上系统实现的主流结构仍然是基于多层总线的互联架构。随着芯片内部集成的IP数目日益增多，以及IP核对带宽、实时性和可靠性等提出了更高新的要求，片上系统中总线架构需要做大量研究以满足当前和今后的各种需要。本文研究工作的主要创新点和贡献如下：
(1)提出了处理器跨多级总线直接访问辅存的总线架构。在该总线架构里，处理器可以快速直接访问辅存，同时该总线架构实现了预取机制，大大提高了处理器在启动、大量数据存储等方面的速度。实验结果表明，该总线架构以整个芯片0.03％的面积代价，对处理器在各种应用情况下访问辅存的速度提高35％以上。
(2)提出了应用于片上总线地址自适应映射技术。该技术使得同一款芯片在片外64位SDRAM、32位SDRAM和无SDRAM等情况下均能正常工作，同时兼容现有的各种系统和应用软件。当一款芯片在流片成功后，该芯片可以采用多种封装以满足高性能和低成本等多种应用领域的需求，多种封装可以包括BGA388/BGA352/QFP256和QFP128等。该技术可以减少投片次数，以整个芯片面积的0.15％的硬件开销节省数以百万计的为开发新芯片而花费的再次设计、再验证、掩模、测试和批生产等费用，更重要的是可以缩短芯片上市时间，大大提高了芯片竞争力。
(3)提出了快速高可靠的实时控制总线架构。该架构中实现了两条独立的内部设备控制总线，相对于单控制总线提升读写速度达50～100％，其硬件代价为零；双控制总线都实现了写操作同时读回机制，实时判断并确保处理器发出的控制命令正确的传输，提高芯片在特定应用领域的可靠性；同时该架构下实现了系统中一级总线和二级总线分别对两条设备控制总线的备份，以谋求更高的内部控制命令传输的可靠性。根据具体的设备接口不同，该机制实现的硬件开销在25到90个逻辑单元不等。
(4)提出了基于传输时间精确预测的仲裁算法。采用该算法后的总线仲裁器能够精确预测在当前仲裁环境下各主设备请求的响应和完成时间，于是仲裁器就能判断哪些主设备的实时性可能会被违反，从而提前改变总线仲裁策略以满足各主设备实时性要求。同时，采用该算法后仲裁器并行比较主设备的实际传输带宽和系统配置带宽的差别，及时调整优先权以实现对带宽的精确分配。在实时性要求满足百分比方面，该算法以99.4％的满足率是常见的五种算法3倍，该算法同时具有最好的带宽分配效果，约束在300MHz时硬件开销不过4200个逻辑门单元。“聚芯”系列SoC平台下的实验结果表明，本文已经在SoC总线互联架构研究上取得了有意义的成果，并具有很好的实用性，全部成果直接应用在当前和后续的芯片设计中，为“聚芯”SoC进一步开展多核总线架构研究奠定了基础，是“聚芯”SoC总线和系统架构设计的一个良好探索，同时将增强“聚芯”SoC在多种领域的市场竞争力。本文的创新和结论虽然基于“聚芯”SoC，但本文的研究方法和成果同样适用于其他SoC的设计。