锁相环(PLL)被广泛应用在高速数字时钟电路中,为其提供低抖动的片上时钟信号,本文设计了一个基于环形压控振荡器的电荷泵锁相环,首先,简单介绍了锁相环系统的环路参数设计,在此基础上,着重研究了 PLL的行为级建模,并建立了一个基于Verilog-A的较精确的行为级模型,接着介绍了 PLL各电路模块的设计,其中详细论述了电荷泵(CP)和压控振荡器(VCO)的电路实现方法,然后讨论了 VCO和PLL系统的温度补偿,最后给出了整个PLL环路的噪声模型并进行噪声估计,分析了电源噪声对VCO相位噪声的影响。在Verilog-A行为级建模方面,考虑了PLL各组成模块的主要非理想因素,使得在设计初期就能较准确地预估环路的锁定时间,从而验证和确定环路参数的取值。在电路模块设计方面,重点分析了电荷泵模块的非理想效应导致的参考杂散输出,以及如何通过电路结构和参数的优化来减小CP输出的电流噪声和输出控制电压上的周期性纹波干扰;讨论了VCO的电路设计,主要是优化其相位噪声性能,然后分析了 VCO和整个PLL系统随温度变化时电路与系统分别发生怎样的性能变化,并采取了相应的温度补偿措施。在噪声估计方面,利用MATLAB工具进行PLL输出总的相位噪声拟合,通过环路带宽的选取来进行噪声最优化,分析了电源噪声对VCO相位噪声的影响,分别从延迟单元和偏置电路结构这两个方面来提高VCO的电源噪声抑制比,建立了电源噪声的等效噪声源。