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本论文主要介绍中国散裂中子源(CSNS)快循环同步环(RCS) BPM(BeamPosition Monitor)读出电子学的研制工作。BPM用于实时检测加速器束流管道中束流的横向位置偏移，防止束流偏移打到管壁。BPM对于加速器的稳定运行不可或缺。BPM探头引出信号有动态范围大、信号前沿快、重复频率高等特点，其读出电子学的设计也一直是核电子学设计的难点。 论文首先简要介绍了CSNS工程及RCS环中束流参数，并详细分析了BPM探头引出信号的特征及参数。之后介绍了常用的BPM信号处理方法和两个同类加速器BPM读出电子学设计方案。根据CSNS RCS环BPM信号特点，论文确定了基于数字信号处理方法的BPM读出电子学设计方案，并对该方案下电子学分辨的要求进行分析。 数字信号处理方法的BPM读出电子学是对BPM探头输出信号进行单独模数变换，然后利用数字处理芯片中的数字处理算法计算出束流位置信息。RCS环BPM信号前沿快(20ns)、动态范围大(75dB)，除此之外，BPM读出电子学必须能够对小信号信号进行低噪声测量。本文中提出的3级放大器结构的模拟电路能够接收和处理该BPM信号，并且满足低噪声的要求。设计中使用14bit250MSPS的ADC对探头信号进行模数转换。针对1MHz～2.4MHz的束团重复频率，本设计在FPGA中实现了实时逐束团位置测量和实时束流闭轨模式位置测量。初步测试显示，读出电子学样机在最小信号10mV时，逐束团位置分辨为0.96mm，闭轨模式位置分辨为45μm，达到领域领先水平。 设计中使用DDR2 So-Dimm对束团位置信息进行缓存，可以连续存储85s的逐束团位置信息。设计中使用CPLD实现FPGA固件的在线加载。本BPM读出电子学是标准VME插件，数据读出、电路寄存器配置通过VME总线实现。测试显示，电路各部分功能正常，性能满足CSNS RCS环BPM系统需求。 此外，基于加速器驱动次临界系统(Accelerator Driven Sub-critical System，ADS)中直线加速器BPM系统对高速高精度波形数字化的需求，论文对高速高精度模数变换电路进行了研究。并行交替采样技术是突破单片ADC性能限制，实现高速模数变换的一种有效方法。但是并行交替技术存在着三种失配误差（偏置失配、增益失配、相位失配），极大的限制着并行交替ADC的性能。对失配误差校准、尤其是相位失配误差的精确校准，是提高并行交替ADC性能的关键。 本论文首先介绍了并行交替采样中常用的相位失配误差校准方法。在此基础上，本论文提出了一种低抖动相位延迟可调的采样时钟系统结构。基于此，论文设计并实现了16-bit1GSPS的并行交替模数变换系统。此外，论文对并行交替采样电路的模拟信号拆分，做了仔细讨论并提出了一种设计方案。 设计中使用FPGA对时钟系统进行初始化配置，并对4通道ADC数据进行捕获和拼接。同时，FPGA控制DAC可以精确调节采样时钟相位延迟，进而可以消除通道间的相位失配误差。拼接后ADC数据计算出束流相关信息，计算结果通过光纤或者USB接口输出。 测试显示，时钟系统性能基本达到预期设计要求。本设计为ADS实时BPM系统提供了一个可行样机。 论文最后对所做工作进行总结，并对下一步工作做了展望。