在无线通信系统中，频率综合器是无线收发器中的一个关键模块，设计一个高速度、低成本、低功耗、高精度的单片频率综合器一直是世界各国研究的重点。到目前为止，频率综合器的发展经历了直接合成模拟式频率综合器(DAS)、锁相环式频率综合器和直接数字式频率综合器(DDS)三个发展阶段。因为锁相环式结构的∑-△分数分频频率综合器具有快速切换时间、低相位噪声等优点，在GSM、WIrAN、Bluetooth等无线射频系统中具有巨大的应用潜力。 本文主要研究工作是基于锁相环式结构的∑-△分数分频频率综合器的系统研究设计和单元电路的设计。从CPPLL和∑-△调制技术的基本原理出发，本文分析了∑-△分数分频频率综合器的工作原理和基本组成，并对其系统环路进行了深入的研究以及行为级建模仿真，最后基于Charter rf.25/μm CMOS工艺实现了PFD、CP、Frequencv Divider和∑-△调制器的单元电路设计与仿真。 在系统级设计中，根据系统的设计指标，使用Matlab simulink等数学分析工具对环路系统进行了行为级建模和仿真，确定了系统各个单元模块的设计指标。在单元电路设计过程中，使用改进D触发器结构进行PFD设计，实现了高达20Mhz高鉴相频率输入(死区输入小于80ps)；使用单位增益放大器设计消除传统电荷泵CP设计中的电荷共享效应带来的影响；采用MASHl-1-1∑-△调制器结构实现对分数杂散的抑制；对于分频器的设计，采用DCVSL D触发器设计实现了能高达1Ghz的输入分频频率。 通过研究设计，本文建立了一个基于Simulink的∑-△分数分频频率综合器系统级仿真模型，为∑-△分数分频频率综合器系统研究设计及其单元电路设计提供了一种参考思路。