随着集成电路特征尺寸的不断减小及其规模的不断增大，可测性设计技术已经成为系统芯片后端设计流程中不可缺少的一环，用于保证芯片量产的良率。在众多可测性设计技术中，扫描测试技术因其便于实现且易于达到较高的故障覆盖率而在工业界被广泛采用。但是，由扫描插入所带来的芯片性能的恶化也日益凸现，增大了系统芯片后端设计的难度。 本文介绍了两种针对扫描测试的优化技术-部分扫描测试技术及扫描链重排序技术的原理与实现，并详细介绍了受这两种技术启发所建立的一种新的设计方法一扫描链重构方法。该方法首先打断扫描链进行物理综合以得到更优的时序结果，之后再将扫描链重新连接起来，并通过在电路中插入缓冲器恢复电路时序，从而达到优化电路时序、节省布线资源的效果。此外，本文还针对该方法中的一些缺陷提出了进一步的优化方案。实验结果表明，与传统方法相比该方法对电路时序有比较明显的改善，且节省了不少布线资源。本文所获得的设计经验和结论，为研发中心的后端设计提供了一种全新的时序优化方案，目前该方法已被应用在UniCore-Ⅱ的设计当中。