随着计算机的普及和网络的发展,信息安全受到人们的普遍重视。2001年11月26日,美国国家标准和技术研究所(NIST)正式宣布Rijndael算法为高级加密标准(AES),编号为FIPS PUBS 197。目前,针对AES算法的加密芯片在信息安全领域已成为研究热点,系统级芯片(SoC)因其具有更低的设计成本和更高的可靠性,已成为当前微电子芯片发展的主流。论文主要工作是设计一个SoC芯片中的AES加密/解密模块。 AES加密/解密模块的设计目标是：支持128比特、192比特、256比特三种位长的密钥,支持ECB、CBC、CFB、OFB、CTR五种工作模式,在100MHz频率下的平均吞吐率达到1Gbit/秒。论文介绍了AES算法的基本原理,分析了AES模块的工作流程和硬件实现,给出了SoC芯片中AES模块的总体架构设计。论文中的AES模块采用非流水线结构,同时支持反馈和非反馈两种模式,并采用可配置的密钥输入方式增加模块的灵活性。论文描述了AES模块中各子模块的功能,并对其中的关键模块如密钥扩展、加密/解密核心模块等做了详细讨论。最后,论文用Verilog硬件描述语言实现AES模块。 经过仿真和综合,下载至FPGA中验证。仿真和片上验证的结果表明:AES模块支持三种密钥长度和五种工作模式。同时,片上测试结果显示AES模块的最高频率可达119MHz,由此可得理论上其平均吞吐率高于1Gbps,达到了设计指标。最后,将本设计和其他同类设计进行了比较,并分析了本设计的优点和不足。