低密度奇偶校验(LDPC)码,是一种性能优异的线性分组码。它拥有稀疏的校验矩阵,并且可以采用高度并行的译码算法达到接近香农限的性能。作为目前最有效的差错控制手段之一,它被广泛应用于多种通信系统中,例如DVB-S2,802.16e等。在这些标准中,采用的LDPC码都是具有规则结构的准循环低密度奇偶校验码(QC-LDPC)。QC-LDPC的准循环特性降低了LDPC译码器实现的复杂度,许多不同结构的单模式译码器已经实现。然而,在实际中,为了适应不同的场合,通常要求译码器能够适应不同的校验矩阵和不同的码率。基于以上背景,本论文对支持多模式的LDPC译码器进行了深入的研究。　　 论文首先介绍了LDPC码的基本原理以及FPGA开发流程。之后针对所用的三个LDPC码型,采用不同的LDPC译码算法进行了性能仿真,以选择硬件所需的算法及定点方案。在确定了译码算法和定点方案以后,本文设计了一个通用的多模QC-LDPC译码器。译码器采用部分并行的译码结构来实现译码吞吐量性能和占用硬件资源的折中。同时,也采用了Offset BP-Based迭代译码算法来降低实现复杂度。基于这个多模译码器的结构,任意的QC-LDPC码都可通过matlab生成相应参数,再配置到该译码器中实现,最少可同时支持3种不同模式实时地进行译码。　　 该译码器通过modelsim仿真及硬件实验板上测试验证了其正确性,并且对其性能和资源也进行了相应的测试评估。结果表明,在支持3种不同模式的同时,多模式译码器的资源占用只比单模式译码器中的资源占用中最多的一个增加了少许。而且,当迭代次数固定为16次且时钟频率设置在200MHz的时候,译码器在不同模式下都可以提供100Mbps以上的吞吐率。　　 本文设计的多模译码器还应用于国家863“高频段无线通信示范系统的集成和开发”项目中,通过设置并行度,同时采用了8组译码器并行译码最终达到了1Gbps以上的吞吐率。