在信息化时代,有大量信息需要传递,空间干扰严重,可靠性通信变得越来越重要,信道编码在通信系统中的地位也更加重要了。LDPC作为性能优异的一种信道编码技术成为研究的热门,为了进一步提高其纠错性能,研究由二元域转向了多元域。本文对多元LDPC码进行了深入的研究,提出了可以工程化实现方案并采用FPGA实现。首先,跟踪信道编码研究领域的研究进展,分析多元LDPC码的研究现状,设计合理的硬件实现方案并进行研究。其次,论文从多元LDPC码校验矩阵研究入手,从校验矩阵构造出发去确定矩阵的形式,从不同的编译码算法出发优化现有算法,以便提出适合硬件实现的QC结构快速编码算法和混合域译码算法。再次,采用Visual Studio软件搭建通信系统仿真模型,并利用此模型在高斯噪声信道条件下对多元LDPC码的矩阵构造方式、编码码率、码长、译码迭代次数和数据量化精度等参数进行仿真,确定满足系统指标的硬件实现参数。然后,在Quartus II软件开发平台中对确定参数的通信系统的编译码算法进行硬件设计,采用Verilog HDL语言完成编码器和译码器的实现,并用Modelsim软件进行时序分析,完成算法硬件设计后即可以确定硬件平台,并设计及制作。最后,采用LabWindows软件编写单独和联合的系统测试程序,设计上位机测试界面,先单独对编译码器的功能进行验证,然后在高斯噪声信道中对编译码器进行联合系统测试,并与理论性能进行了比较。