三维片上网络（Three Dimensional Network-on-Chip，3D NoC）由2D NoC在垂直方向采用TSV技术堆叠而成，其具有可重用和易扩展等特性以及芯片资源利用率高等优点，已被证明可更好地用于芯片的多核集成研究和设计。片上网络作为一种新型集成电路设计技术，随着集成度的进一步增加，金属链路和路由节点产生的静态功耗、泄露功耗功耗以及链路功耗也随之增多。因此，功耗优化设计成为应用的难点之一，对其进行测试是保障芯片正常可靠工作的必要手段，如何在保证测试时间的前提下降低NoC测试功耗成为研究要点。
　　本文针对3D Mesh结构的NoC展开研究，以重用NoC作为数据测试和传输的测试访问机制，采用带分复用的测试策略，将改进的布谷鸟算法用于此测试策略进行优化，在3D NoC测试规划研究中协同优化测试时间和测试功耗。并针对3D NoC测试过程中的测试中链路功耗和静态功耗展开研究，采用电源门控控制暗硅（Dark Silicon）的方式，解决片上网络测试中的资源浪费问题对测试功耗进行优化。
　　通过针对3D NoC的体系结构特点进行分析，将片上网络的IP核分配至各个TAM并规划待测核的测试时序，以测试矢量在TAM上的传输位置和测试时序进行二进制编码，测试时间与测试功耗作为本文的寻优指标，并将编码方案与布谷鸟算法相结合以解决测试规划问题。通过对布谷鸟算法进行改进，采用逻辑斯蒂（logistic）函数模型动态控制步长，使得算法前期具有种群多样性的优点，算法后期向着最佳解方向行进加快了收敛速度，通过余弦递减函数的变化特性改进发现概率加强了寻优效果，经过迭代寻优最终得到最佳的测试规划方案，最终计算得出最小的测试功耗和测试时间的解。为了在芯片规模等限制条件下能够达到所期望的功耗优化目标，通过改进的蚁群算法对测试路径展开优化策略，即寻找出跳数最少的测试路径以降低链路功耗，利用电源门控技术控制NoC的暗硅节点，减少片上网络的空闲区域的静态功耗和泄露功耗，以最大限度地利用已启动的路由器降低路由节点功耗，最终实现降低芯片总体测试功耗。
　　选取ITC’02测试集中的部分电路作为本文的实验对象，记录实验数据并对结果进行分析和比较，验证本文的工作在协同优化测试时间和功耗方面是有效的，提高了测试效率的同时加大了芯片资源的利用率。