低频时码授时技术是陆基无线电授时中时间信息最全的,可以满足广大时间用户中等精度的要求。该技术己在电力系统、电子商务、电子政务、电信、交通、国防等领域中得到广泛应用。论文以设计出便携式的、高可靠的、满足定时精度为亚毫秒的BPC定时接收机为出发点,通过对FPGA芯片进行软件编程、硬件电路板的设计,研制完成了一款功耗低、高度集成的BPC定时接收机。论文主要研究内容有以下几个方面：(1)分析了低频时码授时终端的发展趋势,根据基于FPGA的便携式BPC定时接收机资源的消耗情况,文中选用的接收机FPGA芯片为：EP3C10E14417,该芯片逻辑资源充足,稳定可靠,完全满足设计需要。(2)给出了基于FPGA的便携式BPC定时接收机的硬件设计,完成了该接收机硬件电路板的研制。文中详细介绍了FPGA管脚连接的电路设计、电源模块的电路设计、晶振外围电路的设计、状态开关的电路设计、串口转换芯片的电路设计、FPGA配置和下载模块的电路设计。(3)给出了基于FPGA的便携式BPC定时接收机的软件设计,完成了接收机系统整体软件的联调。文中介绍了系统的总体设计,然后分别详细介绍了本地秒时延修正模块、串口接收和发送时码模块、时码计算模块、时间保持模块的软件设计方案,并给出了各模块软件的实测结果。论文利用上述研究成果,搭建了基于FPGA的便携式BPC定时接收机的硬件平台和软件平台。通过系统联调与测试,实测结果表明：该接收机的定时精度为亚毫秒,能准确向时间用户发送时码信息,满足设计指标要求。