流水线模数转换器在无线通讯、音频视频和医疗成像等领域具有广泛应用。为适应电子信息产业的快速发展,模数转换器的性能要求也相应的提高。因此,本文的研究目的是设计100M采样速率的高速流水线模数转换器。本文首先简要介绍了模数转换器的主要架构以及基本性能指标。其次从系统的角度,讨论了目前的一些低功耗技术并确定了14位100Msps流水线模数转换器的基本结构,分析了各种误差因素并进行了指标计算,其中包括每级采样电容的大小以及运放的增益和带宽的计算,并利用搭建的Simulink模型进行了仿真与验证。然后从电路设计的角度,详细描述了关键模块电路的设计:前端电路将采样保持电路与第一级乘法数模转换器运放共享;设计了跨导可变的双输入开关运放结构,以满足前端电路对运放的要求,并消除记忆效应和级间串扰;采用了一种双通道的栅压自举开关,以降低衬底调制效应对开关线性度的影响,与传统栅压自举开关相比,信噪失真比和无杂散动态范围分别提高了5.2dB和6.3dB;通过时序控制抑制了比较器的回踢噪声对信号传递的影响;后级采用1.5位乘法数模转换器运放共享,进一步减少运放个数。仿真结果表明,当采样速率为100Ms/s,输入信号频率为46MHz时,ADC的信噪比为83.4dB,信噪失真比为82.3dB,无杂散动态范围为90.6dB,总谐波失真为-88.6dB,有效位数达到13.37位,与不采用跨导可变运放相比,提高了0.36位;微分非线性和积分非线性分别在±0.5LSB和±1LSB以内,ADC整体功耗为116mW;采用SMIC 0.18μm 1P4M工艺进行了版图设计,ADC核心面积为1.4mm~2;后仿真结果表明,在1.8V电源电压下,当采样速率为100Ms/s,输入信号频率为46MHz时,ADC的信噪比为82.6dB,信噪失真比为78.7dB,无杂散动态范围为84.1dB,总谐波失真为-81.0dB,有效位数达到12.78位。最后,为降低100Msps高速流水线ADC中运放的设计难度,研究了一种基于统计的数字后台校准方法,以消除运放所产生的一阶误差和三阶误差,利用Simulink工具,将该算法应用到了12位100Msps的高速流水线ADC模型上,校准后无杂散动态范围由59.8dB提高到93.9dB,信噪失真比由50.1dB提高到73.1dB,有效位数由8.0位提高到11.9位。在此基础上,采用一种变步长的最小均方根收敛方法对校准算法的收敛速度进行优化,有效位数收敛所需的采样点数由1.8×10~7个减少到1×10~7个。