随着集成电路技术的不断发展,系统工作的时钟频率越来越高,在一些高频ADC系统中,所需要的时钟频率有些已经达到吉赫兹以上。通常片外时钟信号存在着占空比不满足采样要求、频率单一等问题,时钟网络就是完成对片外时钟信号的恢复,消除抖动,频率合成、转换、驱动等功能。同时高性能的时钟网络应该具有抖动低、功耗小、频带宽等优点。基于PLL的时钟发生器是一种常用的低成本、高效率方案,但是随着时钟频率的不断提高,设计的难度和成本不断增加。针对这些存在的问题,本课题做了深入研究,设计一种基于延迟锁相环的高速、低抖动时钟网络。本文首先对锁相环(Phase-locked Loop,PLL)、延迟锁相环(Delay-Locked Loop,DLL)相关理论进行充分研究与分析,在传统延迟锁相环基础上对时钟网络进行了设计,可以分为三个部分:时钟缓冲器模块、占空比稳定模块和多相时钟产生模块。时钟缓冲器模块采用全差分结构,可以有效降低噪声影响,同时实现对时钟信号幅度的放大,提高了信号的驱动能力。占空比稳定模块是基于改进的延迟锁相环结构设计,可以将片外时钟信号占空比调整为50%,满足系统对时钟占空比的要求。在比较多种多相时钟方案的基础上,本文选择了基于D触发器的多相时钟产生方案,可以实现对时钟信号的分频。来自外部的时钟信号,经过时钟网络处理后,可以得到稳定的占空比50%的时钟信号,信号拥有较小的抖动,作为采样保持电路的控制信号和其他模块的时钟同步信号,使系统精度和转换速率均有提高。论文采用TSMC 0.18μm CMOS工艺,在1.8V电源电压下,输入信号频率500MHz,使用candence软件的spectre仿真环境对电路进行仿真。仿真结果表明,时钟缓冲器电路可以起到提升时钟信号驱动能力作用,时钟缓冲器的抖动大小为0.67ps;基于延迟锁相环的时钟稳定电路可以实现20%~80%占空比调整范围,调整精度为±0.6%,电路的抖动大小为1.42ps;基于移位寄存器的多相时钟产生电路可以实现时钟信号的二分频以及移相功能,抖动大小为0.26ps;本文设计电路总体抖动为2.35ps,小于设计要求2.5ps,达到了高速、低抖动的设计目标要求。