随着数字系统的广泛使用和复杂性急剧提高，系统运行的可靠性问题越来越引起人们的注意。提高可靠性的一个重要措施是“屏蔽”故障影响的故障冗余(容错)技术，虽然这种做法也要增加硬件和软件的开销，但因其可靠性高，引起人们的很大兴趣。同时我们知道超大规模集成电路中的数据错误大多数是单向的，学者们提出了许多编码来检测这样的错误。为了评价这些编码的检错能力，全自检电路的概念被提出来并被证明是十分有效的。这种电路能够像检测固定型故障一样实时检测偶发性故障。 本文首先介绍了容错的基本理论和全自检电路的基本结构，给出Bose-Lin码的常用算法，提出了改进的Bose-Lin码并行算法，并分析其延时。接着介绍了TRC的原理，给出了TRC<,2>的基本结构，对于n≥3时采用TRC树的方法。然后应用Bose-Lin码实现了简单功能的组合电路检错和纠错设计，并在OUARTUSⅡ 6.0上进行了功能仿真。采取在数据输入输出端加两个缓存的方法，在电路出现故障时系统重新工作一次以实现纠错。为了方便电路的扩展，优化统一了输入输出端缓存的结构。最后在0.25μm工艺下通过Cadence和Synopsys工具对Bose-Lin码编译码器进行ASIC(Application Specific Integrated Circuit)实现，并进行了版图验证。