USB通用串行总线作为一种标准高速串行总线接口,其极高的数据传输速度,能满足许多高速数据传输的应用环境需求,而且因其兼有供电简单、连接方式灵活、兼容性好、支持热插拔等优点,现已成为各类数据传输系统所使用的标准扩展接口和必备接口之一。USB2.0总线可以同时支持高速(480Mb/s)和全速(12Mb/s)以及低速(15Mb/s)的数据通信。高速应用于数码相机等,全速应用于音频传输等,低速应用于异步传输如鼠标等。本文着手于项目的需求,根据USB2.0协议、USB总线体系架构、数据流类型、UTMI(USB Transceiver Macrocell Interface)接口规范、数据传输的模式,针对无晶振USB2.0 PHY层数据控制模块,详细了解确定各个模块的功能,采用自顶向下的设计方法,对无晶振电路的频率校准,工作模式的切换,数据的发送、接收状态机,数据流缓冲处理,数据的NRZI编码、解码机制,bit-stuff位填充、去填充,串并转换,SYNC(Synchronization Code)与EOP(End of Packet)信号的填补与去除,时钟数据恢复(CDR,Clock Data Recovery)和数据检测等模块做了详细的分析设计,基于对协议深入了解的基础上做出验证。论文设计的接收端16相位过采样CDR,由数据采样、缓冲同步、边沿检测、判决、数据选择模块五部分构成。通过锁相环PLL模块输出的16相位等间隔多相位时钟对接收到的串行数据进行连续采样,存放在两组16位寄存器中,将两寄存器数据相应位进行异或完成边沿检测,相对边沿位置向后移动半个周期的相位位置为数据可靠采样点,该点相位时钟采样的数据作为数据输出。有效避免了收发器两端存在频率偏差的条件下,累计采样数据会出错的问题。特点是容忍的频率偏差范围更大,调整的相位精度更高,避免了高频16相位时钟切换时的毛刺问题,改善传输误码率。设计方法算法结构简单、时序压力小、能满足更多的工艺环境需求。其中USB2.0无晶振时钟校准电路设计,采用了预处理思想,对SOF(Start of Frame)包内同步码SYNC进行预校准,提前了校准的时间点,将频率偏差缩小在一个较小范围内,同时计算SYNC信号码单比特脉冲计数值,保留其余数部分信息,使用补偿思想对帧起始SOF包进行全采样,准确、快速、高效。确定各模式下逻辑设计方案,采用Verilog-HDL硬件描述语言,完成各个模块的RTL级(寄存器传输级)设计,使用Synopsys公司仿真综合工具,利用成熟验证环境进行功能仿真验证,并独立设计逻辑综合和进行静态时序分析,最终成功验证设计的功能完整和可靠性。