随着深亚微米(DSM, Deep Sub-Micron)技术和IP (Intellectual Property)核复用技术为支撑的片上系统SoC (System-on-Chip)技术的迅速发展,高性能处理器的可测试性设计(DFT, Design For Testability)已经成为了设计过程中的重要一环,成为了一项极具挑战性的工作。本课题主要是实现了一款高性能处理器的DFT设计,该芯片采用45nm设计工艺,主频1.2GHz。芯片不仅自身逻辑模块结构复杂,而且使用了DDR3、 PCIE、 SATA、USB等高速IP核,这就给处理器的可测试性设计带来了更大的挑战。为达到芯片的测试目标和提高芯片的易测性,我们采取的DFT方法主要包括：扫描设计、存储器内建自测试、边界扫描设计,这些技术为该芯片提供了方便可靠的测试方案。在简单论述了可测性设计的基本理论、方法和芯片的整体结构后,本文主要阐述了处理器可测性设计的实现,并且针对实现过程中的一些难点和重点做了详细的阐述,本文的主要工作和创新点总结如下：1、在at-speed测试方案下,结合DFT方法,通过解决时钟域、门控时钟以及压缩逻辑等复杂问题,使芯片Transition故障覆盖率达到了90%左右,Stuck-at故障覆盖率达到了96.31%,达到了预期的测试要求。2、扫描设计通过“低功耗填充”技术,有效的生成低功耗的测试向量,该技术将测试向量的每个关注位的值复制到扫描链中的后续位,直到下一个具有相反值关注位出现为止,产生低功耗的测试向量,该设计方法使单个模块的扫描功耗比正常情况下平均降低了22.46%。3、由于芯片内的存储器数目繁多,如果用一般的设计方法,MBIST的测试功耗将非常高。而本文采取了一种降低MBIST功耗的设计方法,该方法根据时钟域、存储器大小将存储器分成不同的组,组之间进行串行测试,组内并行测试,该方法使得测试功耗与传统的测试功耗相比降低了14.36%。目前该芯片的DFT设计工作已经全部结束,芯片正处于流片阶段,整个芯片的DFT结构已经全部通过模拟验证,证明整个设计符合测试要求。