论文部分内容阅读
随着高速数据传输需求的增加，应用于高速串行接口设计的SerDes技术越来越受到人们的重视。SerDes技术通过将多路低速并行信号转化成高速串行信号进行传输，这种时分多路复用技术可以充分利用信道容量、降低通信成本。同时作为串行通信技术标准之一的IEEE1394b因其速度快、物理点对点和热插拔等特点而应用广泛。SerDes高速串行接口电路结构复杂，涉及模拟和数字两个部分。本课题的目标是完成符合IEEE1394b标准的SerDes芯片设计，作者负责SerDes数字模块的设计与实现。本文首先介绍了SerDes接口电路的结构和基于IEEE1394b协议的SerDes电路中数字模块的功能，提出采用自顶向下的设计方法进行电路设计。通过分析协议，确定模块的功能模式和技术指标，然后将电路划分为若干子模块，利用Verilog HDL硬件描述语言完成数字模块的RTL级代码设计，最后利用仿真软件对设计电路进行功能仿真验证保证设计的功能正确性。考虑到芯片测试问题，所以在SerDes设计中添加IIC Slave控制器和内建自测试电路。IIC Slave控制器用于完成芯片测试模式的选择，通过读写SerDes内部各模块的控制字来配合测试。内建自测试电路完成芯片关键模块的测试和结果分析，电路由测试向量产生模块和测试数据分析模块两部分构成。这些测试电路有助于我们简化芯片测试难度，更有效的检测SerDes关键模块。在完成数字模块的RTL级电路设计后，本文采用基于标准单元的设计方法完成了SerDes芯片数字模块的ASIC实现。首先通过逻辑综合将RTL代码转化为门级网表，并通过形式验证和静态时序分析验证综合后的门级网表的正确性。然后利用布局布线工具IC Compiler完成数字电路的版图设计，并利用VCS仿真工具对完成版图后的电路进行后仿真验证。最后完成的芯片在SMIC0.13μm CMOS工艺下进行流片，SerDes芯片总面积为2.9*1.6mm2。