模数转换器(Analog to Digital Converter,以下简称ADC)是高速混合信号电路系统中的关键组成模块。随着CMOS工艺的特征尺寸不断缩小,系统集成度的不断提高,ADC的研究不断向高速,低功耗和高集成度的方向发展。高速ADC已经成为现在学术界和工业界共同的研究热点。　　本论文在分析了各种ADC架构以及影响高速ADC的非理想因素的基础上,总结了适于深亚微米级CMOS工艺和低电源电压的高速ADC设计方法。利用国内代工厂的65nm数字CMOS工艺设计了一款6位,采样频率为2GS/s的高速ADC。并进行了流片测试。本设计采用了FLASH架构,结合使用了插值和平均技术,减少了输入比较器的数量,降低了输入电容并提高了线性度。比较器是FLASH ADC中的关键模块,针对系统对比较器的要求,本文设计了一款高速低失调低Kickback噪声的比较器,缓解了比较器的失调对于整体系统的影响,提高了ADC的性能。对ADC的输出数码,采用了格雷码编码和三输入与非门等办法进行了处理以尽可能的消除亚稳态带来的冒泡误差。　　后仿真结果显示,DNL和INL均小于0.8LSB(蒙特卡罗模拟),2GHz采样频率下,奈奎斯特采样频率处的ENOB大于5.5bit。流片测试结果表明,DNL和INL约为1LSB,1.5GS/s采样频率下,ENOB可达5位,2GS/s采样频率下,ENOB约为4.6 bit。论文中对仿真结果和测试结果并进行了细致的分析,封装寄生参数造成了ADC性能的退化。