随着集成电路工艺特征尺寸不断缩小，芯片内部速度不断增加，时延缺陷(即影响电路定时行为但不改变电路在静态条件下的逻辑操作的缺陷)成为人们的广泛关注的问题。传统的测试方法譬如固定型故障测试和静态漏电流测试都不能很好的检测出时延故障，需要通过实速测试来测试高速电路。对于时钟频率达到GHz以上的处理器芯片，如果从片外提供测试时钟，需要昂贵的高性能测试仪和芯片封装材料，这导致测试成本急剧上升。现在高性能的处理器内有锁相环(Phase-Locked-Loop，PLL)，为芯片提供高频率的时钟信号。考虑到不断增长的测试速度的需要以及锁相环特性的不断改善，利用锁相环提供测试时钟信号已成为可行，研究相应的片上实速测试应用方法具有重要的理论意义和实践意义。　　 与此同时，现在高性能的微处理器中经常会有多个时钟域。在时钟域之间，一般会存在数据通路用于数据交互。这些用于数据交互的逻辑同其他电路逻辑一样，也有可能会存在时延故障。因此很有必要对这部分逻辑进行实速测试，检测出其中的时延故障，保证芯片的良率。　　 本文分析了现有的时延测试应用方法，对微处理器实速测试应用方法进行了探讨，提出了一种基于片内锁相环来提供实速测试时钟的方法，并针对多时钟域电路给出了多时钟域实速测试的方法。本文的主要贡献包括：　　 1.提出了一种基于片内锁相环进行实速测试的方法。本文对工业界和研究领域提出的各种实速测试的方法进行了深入分析，提出了一种利用片内锁相环提供的高速时钟来产生实速测试时钟的方法。这种方法使得利用低成本的测试仪完成高速电路的实速测试成为可能，所需要的面积开销也仅为70多个门。该方法已被应用到一款高性能处理器芯片中，该芯片成功流片并通过了基于片内锁相环的实速时延测试，跳变故障覆盖率为85％，证明了本文方法的可行性和高效性。　　 2.提出了一种多时钟域实速测试时钟生成方法。本文针对集成电路设计存在多时钟域的情况，提出一种能够灵活生成测试时钟域内部及时钟域之间故障的多种实速测试时钟的方法。实验结果表明，与同类方法对比，该方法能够使面积开销与时钟域数目成线性关系，如在3个时钟域情况下面积开销不到其他方法的1/4。