本文作为BESⅢμ子鉴别器电子学读出系统研究工作的一部分，主要完成了VME数据读出插件的设计和由10个VME数据读出插件组成的基于CBLT和MCST的插件阵列的设计。 BESⅢμ子鉴别器电子学系统由VME子系统和前端FEC(Front-End Circuit)子系统构成。VME子系统由10块VME数据读出插件和1块控制扇出插件组成，放置在探测器外部，通过30米屏蔽电缆与前端FEC子系统通讯。前端FEC子系统由572块FEC构成，放置在探测器内部，主要实现探测器信号的模数转换、并行数据的触发筛选、并串转换及菊花链式级联发送。 基于FPGA的VME数据读出插件需要实现的功能包括对前端系统的配置、控制及运行状态监测，接收并压缩前端系统按链组织的串行数据及进行缓冲，按事例组织数掘及基于中断的数据上传等。 本文首先从整体上介绍了BESⅢμ子鉴别器电子学系统，包括前端FEC子系统的简单介绍和VME子系统的设计目标。在VME子系统设计之前，出基于USB接口的数据读出卡和FEC链(1/40前端FEC子系统)组成的原型样机已经设计成功，因此VME子系统的设计是以系统需求、前端FEC子系统接口和VME协议为基础的。 本文的重点内容包括系统硬件设计、接口FPGA逻辑设计和数据链控制FPGA逻辑设计三部分。在系统硬件设计部分，根据设计目标，包括针对VME总线信号接收及驱动、数据缓冲容量、FPGA配置方式、I/O引脚数目等需求，制定了一整套的设计方案。在VME数据读出插件上，使用了两种不同的FPGA分别实现了VME总线接口和数据链控制功能。本文用两章详细介绍了两种FPGA逻辑的设计，包括基于VME 64XP协议的接口、命令发送、配置数据发送、FEC数据解码缓冲、自检模式、Pattern监测等功能的实现方法。 最后介绍了VME控制器和上位机的软件设计及系统测试方法、结果。由于BESⅢ工程规模庞大、子系统众多，在早期无法为各子系统提供完整的测试平台，这就要求各子系统具有完整的自检测试方案。在VME子系统设计完成后，μ子鉴别器电子学系统具有不同级别的自检测试模式，从而实现了包括VME读出插件自检测试、VME子系统自检测试及电子学自检测试的多种测试方案。通过功能测试、抗干扰测试及长期运行测试，证明VME数据读出插件在功能和稳定性上均实现了设计目标。