逐次逼近型模数转换器(SARADC)具备结构简单,面积小,功耗低的优势,同时具有中等转换速度和中等分辨率的优势,所以被广泛应用,比如工业控制、手持设备等。随着制造工艺的发展以及数据处理系统需要小面积、低功耗的发展需求等,这就对SARADC的精度和速度要求越来越高,对于中等转换速度的领域,SARADC有取代PipelineADC的趋势。但由于器件失配、寄生效应等带来了一系列误差,将SARADC精度限制在10位左右,对于12位以上的SAR ADC通常需要采用校准技术。本文将针对DAC阵列的电容失配进行校准,主要从校准技术和电路结构两部分着手。电路结构方面采用了一种三段式电容阵列,相比较传统型二进制加权阵列和两段式结构,进一步缩小了面积,减少了非线性误差的同时,提高了电容的匹配,并采用校准DAC对主DAC的电容失配进行校准,校准DAC采用多重子阵列并联方式实现,可以根据需求调整,用于不同精度ADC,具备一定扩展性。校准算法通过数字电路实现,控制整个模数转换器的校准和转换。首先要获取失配电压,通过一定的逻辑运算将失配电压转换为失配码,并在转换阶段将失配电压回补到主DAC,从而达到校准的目的。本文基于SMIC 0.18μm标准CMOS工艺下实现的,在Cadence平台进行仿真,完成了电路原理设计和仿真,当供电电压为1.8V,采样速度为1OMS/s的情况下,输入信号的频率为205.07KHZ时,校准后有效位数达到13.4008位。