随着物联网的发展,语音识别技术受到越来越多的关注。语音端点检测作为语音识别预处理模块中的关键模块,检测正确率和速度直接影响语音识别的正确率和速度。时频端点检测算法由于其抗噪性较强且有一定实时性而被广泛用于语音端点检测的硬件加速。本文针对已有的时频端点检测电路进行优化设计,在保证正确率的条件下,进一步提高语音端点检测的速度与硬件资源利用率。本文首先根据时频语音端点检测算法的软件仿真,确定了端点检测电路的关键模块:分帧模块和谱熵计算模块;为了减少分帧电路硬件资源占有率,本文改进了已有的先存后算的分帧电路结构,设计了一种先进行预计算,然后存储所计算的中间数据的分帧电路。在需要使用数据时,只要取出之前的预计算数据进行一步计算即可得到计算结果;为了减少谱熵计算电路的延时,本文设计了基于流水线的谱熵计算电路结构,一方面对其中耗时较多的FFT单元进行了流水线设计,另一方面通过计算流程的转换,去除了谱熵计算中各个步骤间的数据依赖关系,使得谱熵计算电路能够实现流水线计算。本文采用ISE工具在搭载了Xilinx Artix-7芯片的FPGA开发板上对所设计的电路进行了验证。实验结果表明:本文设计的端点检测电路在信噪比0dB下能够达到90%以上的检测准确率;计算延迟与同类EZV-EDG端点检测电路相比减少了18%,最高频率达到了130.730MHz;Register和LUT硬件资源与DoV端点检测电路和谱减端点检测电路相比降低了10%以上。结果表明本文设计实现了一种实时性、抗噪性、硬件资源利用率较好的语音端点检测电路。