数字延迟锁定环逻辑控制模块的实现

来源 :第十七届计算机工程与工艺年会暨第三届微处理器技术论坛 | 被引量 : 0次 | 上传用户：zengquaner

【摘要】

：

　　DDLL(digital delay locked loop,数字延迟锁定环)可以产生精确的延迟而基本不受工艺、电压和温度等影响,常用来生成稳定的延迟或多相位的时钟信号.本文介绍了有关数字延

【作者】

：

白海强邓让钰衣晓飞

【机构】

：

国防科技大学计算机学院长沙410073

【出处】

：

第十七届计算机工程与工艺年会暨第三届微处理器技术论坛

【发表日期】

：

2013年期

【关键词】

：

数字延迟锁定环逻辑控制移位算法微处理器锁定周期时钟周期时钟信号控制逻辑

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　　DDLL(digital delay locked loop,数字延迟锁定环)可以产生精确的延迟而基本不受工艺、电压和温度等影响,常用来生成稳定的延迟或多相位的时钟信号.本文介绍了有关数字延迟锁定环的结构和原理,总结了近年来微处理器中数字延迟锁定环设计的基本类型,并实现了逐次移位算法控制逻辑的电路.经仿真测试,电路工作频率可达到1.2GHz,锁定周期为.8个输入时钟周期.

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