【摘 要】
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针对成像制导应用需求，研究了二值图像连通域标记算法硬件加速电路的优化设计，利用高层综合工具Catapult C探索不同的设计架构，通过采用减少存储器的读取次数，流水处理以及行
【机 构】
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湖南省长沙市开福区国防科学技术大学电子科学与工程学院ATR重点实验室 410073
【出 处】
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第十九届计算机工程与工艺年会暨第五届微处理器技术论坛
论文部分内容阅读
针对成像制导应用需求，研究了二值图像连通域标记算法硬件加速电路的优化设计，利用高层综合工具Catapult C探索不同的设计架构，通过采用减少存储器的读取次数，流水处理以及行缓存等措施，获得了性能、面积之间折中的最佳实现方案。实验结果显示，该硬件加速电路能够很好地满足成像制导系统的图像处理要求，且资源消耗少，具有较高的实用价值。
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