【摘 要】
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本文提出了一种异步逻辑电路的系统级设计方法,并用此方法设计了一种异步viterbi解码器.该解码器利用全硬件实现以提高性能,而且考虑到通讯设备长时间处于待机状态的特点,利
【出 处】
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第十二届全国半导体集成电路硅材料学术会议
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本文提出了一种异步逻辑电路的系统级设计方法,并用此方法设计了一种异步viterbi解码器.该解码器利用全硬件实现以提高性能,而且考虑到通讯设备长时间处于待机状态的特点,利用异步逻辑待机无功耗的特点来实现低功耗设计.在算法优化中,采用2的补码编码方法,把BM中的平方运算简化为加法运算,使PM中的更新操作简化为求反操作.VHDL逻辑仿真表明解码器功能正确,异步逻辑电路待机无逻辑操作并能自动初始化.
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